「<signal>是不是一個常數」錯誤在if語句

Question

我想寫一個簡單的模塊來輸出一個14位數的基礎上，四個輸入信號的值。我的嘗試如下所示。

module select_size(
    input a, 
    input b, 
    input c, 
    input d, 
    output [13:0] size 
); 

    if (a) begin 
     assign size = 14'h2222; 
    end 
    else begin 
     if (b) begin 
      assign size = 14'h1111; 
     end 
     else begin 
      if (c) begin 
       assign size = 14'h0777; 
      end 
      else begin 
       assign size = 14'h0333; 
      end 
     end 
    end 

endmodule 

在編譯時，我收到以下錯誤：

ERROR:HDLCompiler:44 - Line 67: c is not a constant

我不明白爲什麼那個特定的if語句不若其他兩個工作之前它是。我試圖改變的條件

if (c == 1) begin 

但無濟於事。

有誰知道如何解決這個錯誤？謝謝！

Answer 1

兩個問題：

1）你需要把if報表always塊內。

如果您使用的Verilog-2001，您可以使用

always @* 
    if .... 
    end 
end 

否則指定的敏感性列表中的所有輸入：

always @(a or b or c or d) 
    if .... 
    end 
end 

---

2）恆定分配不會允許入內if語句。

從if塊內的所有語句刪除assign關鍵字：

if (a) begin 
    size = 14'h2222; 
end 

您還必須聲明大小爲reg類型。

但是，我的首選是用條件操作符重寫整個模塊，我發現它更喜歡閱讀。這下面的模塊實現相同的結果：

module select_size(
    input a, 
    input b, 
    input c, 
    input d, 
    output [13:0] size 
); 

    assign size = a ? 14'h2222 : 
        b ? 14'h1111 : 
        c ? 14'h0777 : 
         14'h0333 ; 

endmodule 

Answer 2

正如@Tim已經回答了，用reg類型裏面always塊或wire與assign。

@Tim也描述了嵌套三元賦值，而在這個例子中寫得很好，他們通常被認爲是不好的做法。它們意味着很長的組合路徑並且難以維護。組合路徑可以通過合成來優化，這應該暗示具有優化選擇邏輯的多路複用器。

更容易維護代碼將擁有較低的擁有成本，只要它不會導致更大的綜合設計，通常是首選。

我的實現是使用casez（？不關心）。我發現每個值的優先級更易於查看/調試。

module select_size(
    input a, 
    input b, 
    input c, 
    input d, 
    output logic [13:0] size //logic (SystemVerilog) or reg type 
); 

always @* begin 
    casez ({a,b,c}) 
    3'b1?? : size = 14'h2222 ; 
    3'b01? : size = 14'h1111 ; 
    3'b001 : size = 14'h0777 ; 
    3'b000 : size = 14'h0333 ; 
    default: size = 'bx  ; 
    endcase 
end 

endmodule