Sys_CLock和Signal-Tap之間的FPGA時序問題

Question

當使用SignalTap時，我發現系統時鐘（FPGA_CLK1）通過內部ADC與SignalTap信號之間存在負時差。這裏是一些截圖：

的TimeQuest ChipPlanner TechnologyMap

如果的SignalTap不包含的設計，根本沒有時間問題。在同一設計中使用SignalTap和/或FPGA_CLK1存在其他問題時如何避免此類時序違規？ 在此先感謝一些提示..！

Answer 1

一種可能的解決方案是註冊您試圖捕獲的信號。所以基本上，你比「真實」信號晚捕獲一個時鐘。但是如果你註冊了所有被監測的信號，那麼你應該得到更好的時序，因爲那些寄存器將更接近信號抽頭blob。

也可以不進行復位而將該定時元件排除在等式之外。

always @ (posedge clk) 
begin 
    sig1_out <= sig1_in; 
    sig2_out <= sig2_in; 
    sig3_out <= sig3_in; 
    .... 
    sigX_out <= sigX_in; 
end 

希望有幫助。