在VHDL中合成FOR-GENERATE

Question

我在VHDL程序中使用FOR-GENERATE和IF-GENERATE。這些命令是否可合成？ 這些命令的優點和缺點是什麼。 我們可以在IF-GENERATE中使用FOR-GENERATE嗎？ 因爲當我在IF-GENERATE中使用FOR-GENERATE時，它會產生一個錯誤

Answer 1

這些命令是否可綜合？
是的，如果你正確使用它們，它們是可綜合的。

優勢，這些命令的缺點
爲優勢，生成語句可以很容易地創建wellpatterned結構。有關缺點，請參閱下面的@ BennyBarns的評論。

我們可以在IF-GENERATE中使用FOR-GENERATE嗎？
任何VHDL併發語句都可以包含在GENERATE語句中，包括另一個GENERATE語句。

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[LRM93 $ 9.7]

generation_scheme :: =
爲generate_parameter_speci網絡陽離子
|如果創建條件

隨着FOR方案
1.所有對象都是相似的。
2.Loop不能提前終止。

使用IF方案
1.允許有條件地創建組件。
2.不能使用ELSE或ELSIF子句。