模擬不工作 - 端口映射錯誤？

Question

VHDL code

首先，很抱歉重定向，但它更容易。 我正在構建數字時鐘，但正如您所看到的，clock_AN和clock_seg_out不會更改。這是由錯誤的端口映射引起的嗎？ 謝謝！

Answer 1

您的輸入主時鐘速度太慢。看看分頻器的cct，看起來你已經編程分頻100MHz的時鐘。因此，要麼：

• 加速您的測試平臺主時鐘
• 或者如果你想合理SIM倍分頻器目標與＃2設置爲一個較小的數字進行調試

去吧！