systemVerilog - 我如何將int無符號轉換爲數組邏輯？

Question

我有以下幾點：

logic [15:0] tb_real_din, tb_image_din; 
int unsigned counter; 

    //write proc 
    initial begin 
     tb_last_dvalid = 1'b0; 
     tb_we = 1'b0; 
     #80ns; 
     for (int i = 0 ; i <= 32; i++) 
    begin 
     counter = counter+1; 
     tb_real = counter; 
     tb_image = counter; 
     if (i == 32)   
     tb_last_dvalid = 1'b1; 
     #8ns; 
     tb_we = 1'b1; 
     #8ns; 
     tb_we = 1'b0; 
     tb_last_dvalid = 1'b0;  
    end  
    end // initial begin 

我得到了以下錯誤： 非法參考網 「tb_real」。 如何將int無符號轉換爲數組邏輯？

Answer 1

你的問題與類型之間的轉換無關。你的問題可能是因爲你還沒有宣佈tb_real。 System-verilog中未聲明的任何內容默認爲1位wire; wire是一種網並且從initial,always或final塊中分配網絡是非法的。因此，你的錯誤信息。

我說「可能」，因爲你還沒有給MCVE。