刪除線在一個文件中，圖案是在Perl

Question

示例輸入TCL文件內容後發現：

# Bind 
::d::autoBindmap $intfcName 

-------------so many other lines------------------------------ 
############ Power information for vss ##################### 
#---------------------------- 
#pg_vss s100 
#---------------------------- 
#Add pg_vss_dl interface 
set intfcName pg_vss 1.0 s 100 

#Add Verilog port binding for vss 
::d::autoBindmap $module pg_vss $intfcName 
{ 
VSSGND vss_dl; 
} 

############ Power information for vdd ##################### 
#---------------------------- 
#pg_vdd s100 
#---------------------------- 
#Add pg_vdd_dl interface 
set intfcName pg_vdd 1.0 s 100 

#Add Verilog port binding for vss 
::d::autoBindmap $module pg_vdd $intfcName 
{ 
VDD vss_dl; 
} 

-----------------------so many other lines------------------------------- 

#write component 
::d::writeLib $module 

目的： 我有一個數組（從其他代碼部分產生此處未呈現）由的字符串。數組內容正在改變不同的文件。如果使用模式匹配在文件的特定行中找到任何數組元素，我需要從該文件中刪除11行，並從行中刪除該行。

問題： 此更改應在當前文件本身中進行。所以，我試圖以讀寫模式打開文件。但是，我看到垃圾被打印。

例如（見上面輸入TCL文件）：

我需要刪除所有行（在這種情況下，11），直到「}」「爲$ rpow電力信息」後（例如$ rpow是VSS ）被找到，線本身被刪除，其中vss是我的remove_power_list數組的元素。這個刪除應該發生在所有數組元素上。

請問如果有人能解決這個問題？

只有有問題的代碼正在這裏介紹：

#####Used help of StackOverflow member Praveen to come up with this code 

my $rpow; 

for $rpow (@remove_power_list) { 

     my $bf_content; 
     open $bf_content, '+<', $bf_bind; 

      my $count = 0; 

     while (<$bf_content>){ 

        if($_ =~ /Power\s+information\s+for\s+$rpow\s+/) { 
       $count = $. + 11; 
       } 

       else  
     { 
     if($count != 0 && $. < $count) 
      { 

      } 
     elsif($count != 0 && $. == $count) 
      { 
      $count =0; 
       } 
     else 
      { 
      print $bf_content $_; 
       } 
     } 

     }    
close $bf_content; 
} 

注：我不能安裝CPAN檔案::嘟嘟地喝。

預期輸出示例：

# Bind 
::d::autoBindmap $intfcName 

-------------so many other lines------------------------------ 

############ Power information for vdd ##################### 
#---------------------------- 
#pg_vdd s100 
#---------------------------- 
#Add pg_vdd_dl interface 
set intfcName pg_vdd 1.0 s 100 

#Add Verilog port binding for vss 
::d::autoBindmap $module pg_vdd $intfcName 
{ 
VDD vss_dl; 
} 

-----------------------so many other lines------------------------------- 

Answer 1

@aa_electronics：我相信有很多的腳本中的問題。所以根據你的要求，我寫了一個Perl代碼。隨便看看：

INPUTFILE：（input.txt中）

# Bind 
    ::d::autoBindmap $intfcName 


    ############ Power information for vss ##################### 
    #---------------------------- 
    #pg_vss s100 
    #---------------------------- 
    #Add pg_vss_dl interface 
    set intfcName pg_vss 1.0 s 100 

    #Add Verilog port binding for vss 
    ::d::autoBindmap $module pg_vss $intfcName 
    { 
    VSSGND vss_dl; 
    } 

    ############ Power information for vdd ##################### 
    #---------------------------- 
    #pg_vdd s100 
    #---------------------------- 
    #Add pg_vdd_dl interface 
    set intfcName pg_vdd 1.0 s 100 

    #Add Verilog port binding for vss 
    ::d::autoBindmap $module pg_vdd $intfcName 
    { 
    VDD vss_dl; 
    } 


    #write component 
    ::d::writeLib $module 

代碼：

use strict; 
use warnings; 

my $infile = $ARGV[0]; 
my $outfile = "out.txt"; 

open my $fh,'<',$infile or die "Couldnt open the file $infile:$!" ; 
open my $out,'>',$outfile or die "Cannot write to the file $!"; 
my $count = 0; 
my $var = 0; 
my @final=(); 

my @remove_power_list = ("vcchg","vccl","vss"); 

    while(<$fh>) 
     { 
      #chomp; 
      foreach my $rem(@remove_power_list) { 
       $var++; 
     my $line = 'Power\s+information\s+for\s+' . "$rem"; 
      if($_ =~ /$line/g) 
      { 
      $count = $. + 11; 
      } 
      else  
      { 
      if($count != 0 && $. < $count) 
       { 
       } 
      elsif($count != 0 && $. == $count) 
       { 
        $count =0; 
        }   
      else 
       { 
       if($var ==1) 
       { 
       push(@final,$_); 
        } 
       }  
      } 
     } 
     $var=0; 
    } 

foreach my $rem(@remove_power_list) 
{ 
foreach my $res (@final) 
    { 
     my $line = 'Power\s+information\s+for\s+' . "$rem"; 
      if($res =~ /$line/g) 
      { 
      $res =~ s/$res//isg; 
      }   
     }  
    } 

foreach my $finalval (@final) 
{ 
    print $out $finalval; 
    }   
close($fh);  
close($out); 

輸出：（out.txt）

# Bind 
    ::d::autoBindmap $intfcName 


    ############ Power information for vss ##################### 

    ############ Power information for vdd ##################### 
    #---------------------------- 
    #pg_vdd s100 
    #---------------------------- 
    #Add pg_vdd_dl interface 
    set intfcName pg_vdd 1.0 s 100 

    #Add Verilog port binding for vss 
    ::d::autoBindmap $module pg_vdd $intfcName 
    { 
    VDD vss_dl; 
    } 


    #write component 
    ::d::writeLib $module