在VHDL中有一種方法可以使用泛型類型嗎?因此,例如我想調用一個過程,但我不確定信號的類型是否需要作爲參數,是否可以將該參數聲明爲泛型? 與C++類似,您可以使用模板。是否有可能在vhdl中有泛型類型?
procedure eq_checker(name : string; sig : ANYTHING); should : ANYTHING; at : time) is
if (at = now) then
if sig = should then
report "has same value" severity note;
else
report "has not same value" severity note;
end if;
end if;
end checker;
至少應該可以使用不同的信號類型作爲「sig」。
謝謝。我會去看看這是否真的解決了我的問題。但我希望如此 – Sadik 2013-03-13 11:37:15
如果您發現工具不支持特定的VHDL-2008功能,請(a)更新缺少的內容(或評論)並(b)將它們報告爲工具供應商的錯誤。另請注意,仿真和綜合可能會提供不同級別的支持。 – 2013-03-13 11:40:27
謝謝!看來我的版本中的Modelsim不幸地不支持泛型類型。他們並不是說它不被支持,但他們也沒有說它被支持。他們給我一個簡單的「近」通用「:語法錯誤」 – Sadik 2013-03-14 10:03:01