在verilog中包含模塊

Question

我想將verilog模塊包含到另一個文件中。如何將它包含在代碼中，以及如何編譯代碼以包含頭文件？它像在C嗎？

Answer 1

1. 一個基本示例可以將它們包括在與page 4 of verilog in a day所示相同的文件中。

2. 應自動找到同一文件夾中的所有文件。

3. 包括它們as shown in Hello_World_Program_Output或下面的示例。

4. 高級工作流可以有files.f列出指定包含目錄的verilog或配置文件。

包括實例爲（3）：

`include "folder/sub.sv" 
module top; 
    sub sub_i(
    .a(), 
    .b() 
    ... 

擴展.v用於Verilog的編譯文件，編譯器應該使用最新標準，最高的Verilog 2005年.sv擴展是SystemVerilog的。它在2009年取代了Verilog。文件擴展名將導致編譯器切換到SystemVerilog。