毫秒的系統信號在系統verilog不使用$位

Question

logic msb 
logic [<parametrized bit width>-1:0]long_signal_name 

assign msb = long_signal_name[$bits(long_signal_name)-1]; 
//assign msb = long_signal_name[<parametrized bit width>-1]; 

我有這個多個實例，所以想檢查是否有一個比$bits或函數更容易的方法。

感謝

Answer 1

你可能想嘗試let結構或宏。

let MSB(sig) = sig[$left(sig)]; 
assign msb1 = MSB(long_signal_name1); 
assign msb2 = MSB(long_signal_name2); 

您也可以嘗試顛倒這些位，並希望編譯器將其優化爲簡單的表達式。

assign msb = {<<{long_signal_name}};