系統Verilog中的慣性延遲

Question

我在下面的代碼中使用系統verilog中的慣性延遲，主要用於濾波器故障

logic y; wire y_filter;

assign＃10us y_filter = y;

我的問題是，對於第一個10us y_filter是'X'。

有沒有一種簡單的方法可以在0處初始化信號？

感謝， 亞歷山德羅

Answer 1

您可以使用force語句來強制y_filter 0在時間0，然後在10us後release它在剛。您需要確保發佈與持續assign聲明中的任何預定更改不一致，以防止出現其他故障。