如何將模塊的輸出連接到其輸入？

Question

如何判斷SystemVerilog中某個模塊的輸出是否與其中一個輸入直接相連？

它取決於使用的建模級別嗎？如果是，切換級別的正確方法是什麼？

module abc (input in1, in2, output out1, out2, out3); 

// out3 needs to be directly connected to in1 
// ... 

endmodule 

Answer 1

有很多方法可以做到這一點。但並非所有下游工具（如綜合物理工具）都可以支持它。

這是做它的SystemVerilog

module abc (input in1, in2, output out1, out2, out3); 
// out3 needs to be directly connected to in1 
// ... 
alias out3 = in1; 
endmodule 

用Verilog

module abc (input .in1(sig), in2, output out1, out2, .out3(sig)); 
wire sig; 
// out3 needs to be directly connected to in1 
// ... 
endmodule