總線輸入和輸出到Verilog中的多個模塊

Question

我創建了一個模塊xxx 16次，每個模塊有一個16位總線輸入和1位輸出。

wire [15:0] a[0:15]; 
wire [0:15] o; 
genvar i; 
generate 
for(i=0; i<16; i=i+1) begin: n_loop 
    xxx yy(
    .in (a[i]); 
    .out (o[i]); 
); 
    end 
endgenerate 

將這個所有a0 ... a14線總線，每個16個比特連接到16個模塊，也將這些模塊的輸出被連接到輸入輸出總線？

Answer 1

我不知道你的模塊xxx是什麼樣的，所以很難評論它的實例化。我希望你已經實現了某種類型的多路複用器來選擇你在線上的單個位。

你的問題是有點混亂，但如果我想你想有一個16位輸入和你想要的東西像這樣的1位輸出：

wire [15:0] a[0:15]; 
wire o; 
genvar i; 
generate 
for(i=0; i<16; i=i+1) begin: n_loop 
// o would only be one bit selected by mux in your xxx module 
    xxx yy(.in(a[i]), .out(o)); 
    end 
endgenerate 

這是你通過你的問題是什麼意思？

如果不是隻留下一個更具描述性的評論，我會盡力幫助！