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如何從命令行設置uvm_sequence的詳細程度？

從命令行設置uvm_sequence的詳細程度的最佳方法是什麼？ 我知道這是可能將所有序列的詳細程度上像一個序： +uvm_set_verbosity=*my_sequencer,_ALL_,UVM_HIGH,run 然而，序擁有噸被噴涌太多的信息序列。任何方式來得到我感興趣的一個序列？

system-verilog uvm 2016-08-21

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讀/寫axi事務的必要屬性是什麼？

我正在爲包含AXI總線的設計編寫驗證環境。 讀/寫AXI事務處理的必要屬性是什麼？ 我的交易看起來如下所示。我需要添加其他東西嗎？ typedef enum bit [3:0] { LENGTH_[1:256] } length_e; //---------------------------------------------------------------------- //Tran

system-verilog uvm 2016-08-23

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爲AXI總線創建測試臺

我必須爲包含AXI總線的項目創建測試臺。 我開始寫寫入和讀取的接口和事務。我閱讀以下博客： http://blog.verificationgentleman.com/2016/08/testing-uvm-drivers-part-2.html?showComment=1471877179631#c7809781639091671746 根據該博客的界面應該是： interface vgm_ax

system-verilog verification uvm 2016-08-23

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uvm_event和系統verilog事件差異

uvm_event優於SystemVerilog event的優點是什麼？ 有人可以用小的僞代碼解釋嗎？

system-verilog uvm 2016-09-07

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uvm監視器方法＆run_phase

我在想如果我對監視器run_phase任務的uvm方法有所遺漏的理解。被測設備發出多個時鐘，監視器正在監視並檢查數據，保持不同的時鐘域分離。所以我運行階段的任務看起來像 forever begin fork begin @(posedge clk1) begin ..code to capture data.. end end begin @(posedge clk2) begin .

uvm 2016-07-20

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UVM-SystemC示例運行腳本不起作用

我開發了一個perl腳本來運行UVM-SystemC示例代碼。 #!/usr/bin/perl use warnings; use strict; sub main(); my $CLIBS = "\$SYSTEMC_HOME/lib-linux64"; my $UVMCLIBS = "\$UVMSYSTEMC_HOME/lib-linux64"; my $CINC = "\

perl linker uvm systemc 2016-07-22

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UVM-運行測試（）在頂塊和宏

我在看下面的指南： https://colorlesscube.com/uvm-guide-for-beginners/chapter-3-top-block/ 代碼3.2線24 run_test(); 我意識到，這應該執行測試，但它怎麼知道哪些測試，以及如何，以及爲什麼我應該將其寫入頂部模塊。 代碼4.1線11-14（https://colorlesscube.com/uvm-guide-for

system-verilog uvm 2016-07-25

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SystemVerilog-如何用初始化編寫構造函數？

我有以下交易： typedef enum {READ = 0, WRITE = 1} direction_enum; //Transaction class axi_transaction extends uvm_sequence_item(); bit id = 0; //const bit [31:0] addr; bit [2:0] size = 0'b

system-verilog uvm 2016-09-18

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uvm中的隨機化

如果你能幫助我理解隨機化在UVM中的工作方式，以及除了ntb_random_seed之外還有哪些因素會影響它，那將是非常棒的。我正在觀察一個使用相同的測試用例ntb_random_seed跟隨不同的隨機化，只是增加了顯示宏。可能嗎？我希望我的問題很清楚。讓我知道，如果你需要更多的信息。

system-verilog uvm 2016-09-19

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我應該在哪裏寫輸入交易到記分牌

我有一個簡單的dut來測試。 輸入是一個包，輸出是完全相同的包。 因此，我不必預測輸出，我可以比較輸出事務（從監視器）到輸入事務。 我應該從序列還是從驅動程序將輸入事務寫入記分板？

system-verilog uvm 2016-08-11

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