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爲什麼使用分層測試平臺代替簡單的一個程序塊？

當我們可以在簡單的一個程序塊中編寫所有功能時，分層測試平臺的基本用途是什麼？我知道可重用性是一個目的，但除此之外，它具有獨特性。

verilog system-verilog verification uvm 2017-06-05

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隨機化在系統的Verilog

我有一個關聯數組： rand uvm_reg_field array_assoc[string]; 陣列包含UVM寄存器字段的手柄，用於在DUT中的寄存器，並且由一個字符串索引（字符串是該字段的名稱）。 假設我有2個名稱爲「reg_field_1」和「reg_field_2」的註冊字段。 如上所述， array_assoc["reg_field_1"]= handle of field 1;

arrays constraints associative-array system-verilog uvm 2017-06-06

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如何在SystemVerilog中編寫UVM監視器

任何人都可以向我展示如何在Systemverilog中編寫Coverage監視器的示例，因爲我是新手。我需要了解顯示器任何示例或參考也很好

system-verilog monitor uvm 2017-04-19

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覆蓋約束條件

我在測試平臺中覆蓋約束時遇到了一些麻煩。 在我的順序我做了以下內容： `uvm_do_with(req, {trans_kind == WRITE ; address == 40'hc0_0000_0000; mask_mismatch_error == 1; bus_error_type == SCB_BUS_ERR_NONE;

system-verilog uvm 2017-04-21

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導入SystemVerilog的包作爲另一名

有導入的SystemVerilog包作爲另一個名字的機制，類似於在Python可用？ 我有一個包，我需要進口，而包的名稱是top_pkg。我想導入爲subsystem_pkg

system-verilog uvm 2017-04-26

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SystemVerilog中小型（即一個人）設計的測試工作流程

我開始在SystemVerilog中實現設計，但就測試而言，我有點失落。我試圖用簡單的SystemVerilog的驗證，但它似乎有限： 這些錯誤是通過日誌會發現（甚至$error和assert不停止模擬），使他們能夠很容易錯過。 我不能（？）運行所有的測試，因爲Vivado允許只使用一個作爲活動 我可以將所有內容放在單一測試模擬中，但調試波形似乎太長，因爲它混合了各種測試。 我可以嘗試創建我自己的

unit-testing fpga system-verilog hdl uvm 2017-06-19

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檢查具有+/-容差百分比的時鐘頻率的最佳方法是什麼？

以下是我目前使用的屬性。 property freq_chk (time clk_period , bit disable_chk=0); time current_time; disable iff (disable_chk) ('1, current_time = $time) |=> ((($time - current_time) >= (clk_p

system-verilog uvm system-verilog-assertions 2017-05-11

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我如何測試i2c高-z條件？

由於上拉，我將i2c信號連接爲tri1。我想看到i2c信號爲高-z，但由於tri1，斷言失敗。知道誰可以回答？

fpga system-verilog verification uvm system-verilog-assertions 2017-05-11

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systemverilog，如何處理重置？

systemverilog semaphore真的是半熟。 我找不到任何方式來釋放信號量在reset的情況下，像.flush()爲uvm_tlm_fifo？ 還有沒有辦法知道有多少信號量被鎖定？ 有一些在UVM東西可以像包裝紙uvm_event延伸的基本信號的功能？ 人建議我用郵箱/ tlm_fifo實現更多的功能，但我無法找到一個替代的信號量分配超過1 keyCount。 如果有人有任何建議，請

system-verilog uvm 2017-04-07

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UVM中的參數化類聲明錯誤

我試圖使用從uvm_object擴展的參數化類。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass 當我使用這個工具函數在IUS上運行

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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