Verilog - 爲什麼我不能在for語句中聲明多個變量？

Question

我有這樣的代碼：其他語言

generate 
genvar i, j, k; 
for (i = 0, j = 8, k = 0; i < 4; i = i + 1, j = j + 8, k = k + 8) 
    Register Register_inst (.d(w_data), .en(decoder_out[i]), .clk(clk), .q(trunc_32_to_n_bits(reg_out, j-1, k))); 
endgenerate 

是否有可能有多個增值經銷商在一個像？

Answer 1

有兩種類型以Verilog for循環的，程序性的for循環（一個或initialalways塊內），併產生for循環（外initial和always塊）。兩者都限於簡單的單變量賦值。

通常，您不需要通過for-loop管理多個變量。在大多數情況下，其他值可以來自一個索引。你的代碼並不需要三個變量，一切都可以從i確定：

generate 
genvar i; 
for (i = 0; i < 4; i = i + 1) 
    Register Register_inst (.d(w_data), .en(decoder_out[i]), .clk(clk), .q(reg_out[i*8 +: 8)); 
endgenerate 

更多的+:陣列上切片算子，請參閱前面回答問題：
Indexing vectors and arrays with +:和What is `+:` and `-:`?

注：SystemVerilog的支持具有程序性循環的多個變量賦值。按照IEEE Std 1800-2012生成for循環，仍然存在單個變量賦值限制。