hdl

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    Verilog下降沿檢測

    我正在編寫用於在FPGA上實現的UART的Verilog代碼，並且在第一個字節之後同步到字節的START位時遇到了一些問題。 我的經理建議同步我接收到的信號，並使用某種中斷作爲與我的FSM通信的一個意思，即啓動已被識別。 我已閱讀有關上升沿檢測技術，我覺得我可以做這樣的事情： module StartDetectionUnit ( input clk, state, signal_in,
    synchronization verilog clock hdl 2017-09-12

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    Verilog門定義差異

    這是Verilog上的兩種類型的半加器定義。 它們之間有區別嗎？我應該選擇哪一個？爲什麼？ halfAdder1 xor(s,x1,x2); and(c,x1,x2); halfAdder2 assign s=x1^x2; assign c=x1&x2;
    logic verilog hdl 2017-08-03

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    從硬件角度看以下兩種邏輯實現有什麼區別？

    實現1： logic [2:0][3:0] reg0; // Packed [email protected](clk_a) reg0[1:0] <= in0[1:0]; [email protected]_b) reg0[3:2] <= in1[1:0]; 實現2： logic [2:0] reg0 [3:0]; // unpacked [email protect
    system-verilog hdl 2017-08-07

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    如何在FPGA中乘以包含浮點的矩陣？

    我想問一個關於HDL矩陣乘法的問題。 6個月來，我一直在學習FPGA和ASIC設計，但仍然沒有足夠的經驗來編程使用Verilog/VHDL的FPGA。我進行了一次快速搜索，發現Verily適合我。無論如何，你只是假設我是初學者，直到現在，我只學習了使用Xilinx Spartan 3E-XCS1600E MicroBlaze入門套件製作的簡單教程，因爲我也擁有它。 對我來說最具挑戰性的部分是在Ve
    matrix floating-point verilog simulink hdl 2017-08-10

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    Verilog中的脈衝計數器

    我正在嘗試構建一個脈衝，該脈衝對於8個脈衝的時鐘變高，並且進入休眠狀態。所以當使能和時鐘高脈衝變高時，時鐘脈衝的8個脈衝變低後。我如何在verilog中實現和解決這個問題。直到目前爲止，我所做的都是這樣。 module clkgenerator( input clk, input [3:0] count = 4'b0, input enable, output
    verilog hdl vlsi 2017-10-04

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    如何在鑿子中獲取UInt（）的大小？

    也許這很容易，但我不能簡單地找到如何獲得鑿子中的UInt（）值的比特大小？ 我知道如何通過聲明來設置大小： val a = UInt(INPUT, 16) 但要獲得 'A' 的大小，有沒有像一個屬性： val size = a.? 或者： val size = width(a)
    hdl chisel 2017-10-10

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    的Verilog [跨模塊解析錯誤]擴展定義時

    我已經得到跨模塊的解析錯誤，當編譯器擴展的定義如下： 文件，說path_defines.vh（其中定義是在）： `define apple aaaa.bbbb.cccc.\pie[0] .dddd.eeee 我使用的「\」字符伴有如在2012的Verilog手冊所定義的拖尾「空白」逃脫字符「[」和「]」。 所以當編譯器解析文件（比如如：design.vs）與定義的術語在這裏看到： `apple
    compiler-errors verilog system-verilog hdl asic 2017-07-03

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    在Verilog中，在8位輸入中計數並輸出1的個數？

    我在想什麼是取8個1位輸入並計數1。然後代表那些1。 01010111應該輸出0101（有來自輸入五1的） module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possible use for case statement output [3:0] out; //Shows
    verilog hdl 8bit 2017-10-13

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    AXI4延遲交易

    我只是在尋找建議。我目前有一個集成在VHDL中的定製IP，它具有AXI4從輸入和AXI4主輸出，目前信號直接連接在一起。 我想給AXI信號添加一個可定製的延遲，這樣它們可以通過IP延遲一段特定的時間，而不是相互連接。 我的問題是;我是否可以通過使用AxVALID和AxREADY（也可能是RVALID/RREADY和WVALID/WREADY）信號來延遲通過IP進行讀寫操作？ 如果我想要一個20個時
    vhdl hdl vlsi axi4 2017-07-07

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    Vivado辛錯誤：「根範圍內聲明是不允許的Verilog 95/2K模式」

    當我去模仿我的頂層模塊賽靈思Vivado 2016.4，我收到了特殊的錯誤： ERROR: [VRFC 10-1342] root scope declaration is not allowed in verilog 95/2K mode [<...>/header.vh] 我我正在使用內置的Vivado仿真器，並指定了Verilog 2001。我header.vh如下所示： `ifndef
    verilog xilinx hdl vivado 2017-07-07
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