如何生成VHDL塊之間的連接列表？

Question

我想生成VHDL文件中高級VHDL塊之間所有信號連接的列表。例如，這是Quartus的RTL瀏覽器所做的，但是是圖形化的。

我想我的結果是文本，而不是圖形，以及看起來像這樣：

Block A: 
input: block_a_instance_name.signal_name <- block_b_instance_name.signal_name 
input: block_a_instance_name.signal_name <- block_c_instance_name.signal_name 
output: block_a_instance_name.signal_name -> block_d_instance_name.signal_name 

BLOCK B: 
input: block_b_instance_name.signal_name <- block_b_instance_name.signal_name 
input: block_b_instance_name.signal_name <- block_c_instance_name.signal_name 

它沒有看起來完全一樣，但它應該傳達這個一般高層次的連接信息。

任何方式與Quartus或其他VHDL工具做到這一點？

Answer 1

該格式與標準的VHDL端口映射看起來不一樣。應該能夠用一個快速的Perl腳本逃脫。