如何在VHDL中「切片」std_logic_vector？

Question

我正在開發一個VHDL中的小東西，而且對它來說還是比較新的。我無法弄清楚如何將更大的std_logic_vector分割成更小的std_logic_vector。

例如我有3個信號：

signal allparts: std_logic_vector(15 downto 0); 
signal firstpart: std_logic_vector(7 downto 0); 
signal secondpart: std_logic_vector(7 downto 0); 

基本上，我想是通過0至8分配位15到secondpart和比特7至firstpart。究竟是如何將我的「切片」這樣的載體不分配各個位

Answer 1

可以直接給他們：

firstpart <= allparts(15 downto 8); 
secondpart <= allparts(7 downto 0); 

...或者，如果firstpart和二部是簡單的替代方式，指的是部分allparts信號，你可能要用別名：

alias firstpart is allparts(15 downto 8); 
alias secondpart is allparts(7 downto 0);