vhdl

-1

中的另一個信號的二維數組值我創建了一個二維數組。vhdl

type dataout is array (12 downto 0, 12 downto 0) of std_logic_vector(7 downto 0); 
signal a : dataout;

的值穿過陣列和操作等加減也正在執行，但我沒有得到通過陣列的這個值來通過另一個信號或輸出端口的方式。

建議我如何將這些值傳遞給另一個陣列，信號和輸出端口。

來源

2015-08-24 vinay

您需要解釋您看到的* specific *問題或錯誤消息。如果你也包含一些代碼，你更有可能得到有用的答案。 –

test_1的體系結構行爲是 type dataout是std_logic_vector（7 downto 0）的數組（NO_OF_ROWS-1 downto 0，NO_OF_COLS-1 downto 0）; 信號a：數據輸出; 信號b：數據輸出; – vinay

來自輸入端口的值在數組a（i，j）中傳遞，並在像a（i，j）<= pdata_in + a（i，j）那樣的數組a（i，j）中計算。但是來自陣列a（i，j）的這些值不會進一步傳遞給其他信號。 – vinay

只需創建一個類型爲dataout的輸出端口並將其分配給a即可。

要做到這一點，的dataout的聲明必須在包

package my_types is 
    type dataout is array (12 downto 0, 12 downto 0) of std_logic_vector(7 downto 0); 
end package my_types;

您use都在這個實體/拱和實例任何外層。

use work.my_types.all; 
entity test is 
    port(
     clock : in std_logic; 
     a_out : out dataout 
     ); 
end test; 

architecture t of test is 
    signal a : dataout; 
begin 
    a_out <= a; 
end t;

來源

2015-08-25 10:24:21

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