在modelsim中運行時序仿真í

我在Verilog中創建了一個小的設計，現在我想運行時序仿真。由於我知道如何爲VHDL文件做這件事，我想我會以同樣的方式做到這一點。不幸的是，這並不容易。在modelsim中運行時序仿真í

我編譯了我的設計並收到了.sdo和.vho文件。但是，當我試圖運行測試平臺，我收到錯誤：

> vsim work.Sdesign_tb 
# vsim work.Sdesign_tb 
# Loading work.Sdesign_tb 
# ALTERA version supports only a single HDL 
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v(17): Instantiation of 'sdesign' failed. 
# Time: 0 ps Iteration: 0 Instance: /Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v 
# FATAL ERROR while loading design 
# Error loading design

它看起來像的Quartus 12.1創建VHDL文件，而我想模擬Verilog設計（和Quartus支持在同一時間只有一個VHDL）。所以我嘗試了另一種方式，通過添加.sdo文件作爲SDF，然後通過「開始模擬」運行模擬。但它也顯示錯誤（與上述幾乎相同）。那麼我怎麼能繞過它呢？或者也許Verilog設計有另一種運行時序仿真的方法？

來源

2013-07-22 Qiu

要運行時序仿真，您可能需要添加altera_ver和您的設備庫。

來源

2013-07-27 10:53:43

您似乎在編譯多個HDL，可能是VHDL和Verilog。

如果您在Quartus中進行項目設置並確保它生成Verilog網表，它可能會解決您的問題。說明是here。

來源

2013-07-22 15:03:36 MikeGold

你是對的，我忘了在之前的VHDL設計模擬之後改變它。但是由於一些Verilog庫的問題，它不能解決我的問題。我不得不重新安裝Modelsim，它有所幫助。 – Qiu

在modelsim中運行時序仿真í

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