modelsim

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錯誤：（vsim -3389），

我不明白爲什麼我在使用model-sim時出現此錯誤，我嘗試了很多修復程序，但似乎無法解決此問題。 這是我的ModelSim成績單說什麼： ** Error: (vsim-3389) C:/Users/VRN/Desktop/sha256/t_processing.v(31): Port 'a_in' not found in the connected module (5th connectio

verilog modelsim test-bench 2017-11-18

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modelsim說：「接近」）「：（vcom-1576）期待IDENTIFIER。」在編譯

我剛纔寫的： library ieee; use ieee.std_logic_1164.all; entity and_gate is port( input_1 : in std_logic; input_2 : in std_logic; and_result : out std_logic; ); end and_gate; architectu

vhdl hardware modelsim 2017-09-30

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Model Sim verilog error端口'out2'的非法輸出或輸入端口連接

這是我64位乘法器的完整代碼。它在第17行的第17行給出了我有底氣的錯誤（3星）。錯誤是vsim-3053非法輸出或輸出端口'out2'的端口連接錯誤。 module full_multiplier(input [63:0] a, b, input [1:0] select, input clk, output reg [63:0] out); wire [10:0] exp;

input connection output verilog modelsim 2017-05-06

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加載設計時出錯當使用模塊內部生成塊

我有以下模塊在單獨的文件中。當我嘗試運行我的RC_ADD_SUB_32模塊時，出現'inst'失敗的錯誤Instantiation。地區：/ RC_ADD_SUB_32_TB/obj/rc_gen_loop [0]/FULL_ADDER未找到設計單元。加載設計時出錯。 實例化全加器在生成塊內不起作用。我在rc_add_sub_32.v文件中實例化完整加法器時遇到了問題。有任何想法嗎？ full_a

verilog hdl modelsim 2017-05-14

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Pulpino ModelSim問題vsim_auto_compile.so 32位Ubuntu

嗨我在Ubuntu 16.04上安裝了Modelsim 32bit版本。 我也安裝了相關的32位庫，它工作正常。 （其他項目的模擬工作正常） 但是，當我嘗試在pulpino上運行helloworld時遇到此問題。 make helloworld // 100% fine make vcompile // 100% fine make helloworld.vsim // this gives

ubuntu ubuntu-16.04 32-bit modelsim riscv 2017-08-28

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ModelSim Altera 10.1d - verilog我無法獲取波形

我有一個基本的雙穩態代碼，我編譯它沒有任何錯誤，但是當我點擊運行（f9）後想要添加波形時，我的altera程序不會'採取任何動作...... 這裏是我的代碼： 測試模塊： module test(); reg a; reg ck; reg rst; wire out; bistable bis(.a(a),.ck(ck),.rst(rst),.out(out)); initial b

compiler-errors verilog modelsim waveform altera 2017-05-22

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Systemverilog生成郵箱

如何生成許多郵箱，例如生成endgenerate 以及如何將數據放入其中。 我試着做 generate for (genvar i=0; i<10; i++) begin mailbox test = new(); end endgenerate 並創建10個郵箱 後來我不知道如何把數據給他們一個 我會想象像 test[4].put(input); 但不工作 任何想法??

fpga system-verilog modelsim 2017-07-17

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ModelSim on Ubuntu

我剛剛在Ubuntu 16.04.1上安裝了最新版本的ModelSim。但我無法使用此命令./vsim啓動軟件。它總是說 慶典：./vsim：沒有這樣的文件或目錄 有人能幫忙嗎？謝謝。

ubuntu ubuntu-16.04 modelsim 2017-07-17

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verilog在modelsim中的模擬結果

對於我的任務，我需要在modelsim中的日誌文件中獲取verilog仿真的結果。我截取了波形窗口的截圖。除此之外，我還將打印出來的成績單窗口。 有什麼辦法來存儲談話到日誌文件？ 請解釋的命令來存儲我的Verilog仿真的結果。

verilog modelsim 2017-07-19

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在VHDL/ModelSim的

我試圖使用VHDL配置規範使用配置規格預先設定 這應該是可能的，如圖IEEE1076-2008，節7.3.2.1，這給出了以下示例： entity AND_GATE is generic (I1toO, I2toO: DELAY_LENGTH := 4 ns); port (I1, I2: in BIT; O: out BIT); end entity AND_GATE;

vhdl modelsim 2017-10-28

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