posedge，negedge和event clk有什麼區別？

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爲什麼我們在使用我們正在使用的設計中使用posedge clk。大多數用於觸發器的是negedge clk。而且，negedge clk將給低功耗。posedge，negedge和event clk有什麼區別？

澄清一件事，posedge，negedge和事件clk觸發和它背後的內部機制之間有什麼區別。給我一些實際使用哪種觸發機制的應用程序。

讓我們看看下面的示例

initial clk=0; 
always 
    #5 clk=~clk; //Clock starting from 0

initial clk=1; 
always 
    #5 clk=~clk;// Clock starting from 1

什麼是這兩個方案之間有什麼不同？觸發時鐘到電路是否會發生變化？

來源

2014-12-04 Sandeep Janjirala

也許這對EE StackExchange會更好嗎？這不是一個編程問題，可能會徵求意見。 – user1155120 2014-12-04 05:52:54

第一段對我來說沒有意義。你給的例子是不合成的，所以它們不代表任何電路。這些例子並沒有說明問題開始時與posedge和negedge有什麼關係。 – Morgan 2014-12-04 08:52:58

我在這裏看到Phillipe在EE StackExchange上找到了一個重複的問題。如果有人提供了一個對你無用的答案，防止這個問題被撤回，那麼這個想法本來就是要回避這個問題。摩根似乎提出了一個有效的觀點，即你的問題似乎與你的例子沒有關係，對於不經意的讀者來說，你的前提是''ne'gege clk'將賦予低電量「。在通常使用的FPGA架構中沒有這方面的證據（並且您使用FPGA標籤標記了您的問題）。 – user1155120 2014-12-04 19:27:37

通常情況下，設計使用上升沿（posedge）。下降沿（negedge）需要用於：

多週期路徑
通用DDR描述
其他特殊I/O協議

我認爲這是一個原型：
在歐洲，時鐘以高時段開始，隨後以低時段開始，而在美國，時鐘以低時段開始，隨後以高時段開始。

=>這是一個定義時鐘的問題。

~~我不知道使用negedge可以節省任何電源。~~

來源

2014-12-04 08:51:02 Paebbels

參見[能量恢復時鐘的時鐘門控和負邊沿觸發]（http://online.sfsu.edu/mahmoodi/papers/paper_C44.pdf）。您不會發現這種技術被廣泛使用，當然在[低功耗FPGA]中沒有這種技術（http://www.microsemi.com/document-portal/doc_download/129917-ac323-dynamic-power-reduction-in-flash-fpgas -app音符）。 – user1155120 2014-12-04 19:56:21

@DavidKoontz感謝您閱讀這些論文。您鏈接了Microsemi文檔，是否有Microsemi FPGA的經驗？如果是這樣的話，我想問一些關於這些FPGA和工具的問題:)（我怎樣才能私下聯繫你或者通過PM？） – Paebbels 2014-12-04 22:08:51

最近沒有什麼比他們是Actel的日子。主要是尋找低功耗FPGA。 – user1155120 2014-12-04 22:24:33

posedge，negedge和event clk有什麼區別？

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