接口端口必須通過一個實際的接口：系統verilog

Question

我有一個頂級文件，我有一個接口的實例。這是我在頂層文件中的代碼

LC3_io top_io; // LC3_io is the interface which is defined seperately in my interfaces file. 

LC3_test test(top_io); // Passing the interface to my testbench 

測試是我LC3_test（測試平臺）的實例。

現在，將這個接口傳遞給我的測試平臺。我有一個單獨的測試臺文件，其中我的第一行代碼是：

program automatic LC3_test(LC3_io.TB top_io); 

我在測試平臺上寫了一些其他的代碼。

當我試圖模擬測試平臺的問題是：

**Fatal: (vsim-3695) DUT_Testing.sv(0) : The interface port 'top_io' must be passed an actual interface. 
FATAL ERROR while loading design. 

我不明白的地方的問題可能在於。我正在使用vlog編譯所有必需的文件，並嘗試使用vsim運行/模擬我的測試平臺。我嘗試刪除程序，並使用模塊，而不是測試臺，但問題仍然存在。有什麼我在這裏失蹤？謝謝

Answer 1

在我看來，類型不匹配。您期望爲您的程序塊提供類型爲LC3_io.TB的參數，但是您傳入的類型爲LC3_io。嘗試將代碼更改爲：

// pass the TB modport from 'top_io' 
LC3_test test(top_io.TB);