`pragma TOKEN1_NAME TOKEN1_VALUE
`pragma TOKEN2_NAME TOKEN2_VALUE
`pragma TOKEN3_NAME TOKEN3_VALUE
`pragma TOKEN4_NAME TOKEN4_VALUE
TEXT{
// A valid VHDL or verilog
}
`pragma TOKEN2_NAME TOKEN2_VALUE
TEXT{
// VHDL or verilog
}
因爲我處理的Verilog和VHDL.I需要通過考慮到心神調整自己的標記名稱是VHDL不區分大小寫。 我想爲這兩種情況使用單個解析器。對於相同的情況,什麼是最有效的方法? Do flex是否支持某種功能以允許區分大小寫的模式匹配,並且如果文件格式爲Verilog,我們可以稍後檢查是否清除了標記名稱(包含所有小寫字母)?
你認爲用一種語法來處理兩種語言是個好主意嗎?你是否試圖在單個文件或TextStream中嵌入VHDL和Verilog? – Paebbels
Flex/Lex使用-i參數支持此操作。它將生成一個不區分大小寫的解析器。 –