如何合成火箭系統？

Question

我想讓自己熟悉RISC-V ISA和火箭芯片。我已經設置了CONFIG=DefaultSmallConfig並使用make verilog命令在vsim目錄中生成了Verilog代碼。我有一些關於輸出以及如何使用Design Compiler（DC）來合成系統的問題。

1. 如何刪除與調試相關的端口和電線？我只需要綜合核心及其外圍設備，而不是調試相關的模塊/線路。

2. 是頂級模塊ExampleRocketSystem？我必須在DC中設置current_design，並且需要知道頂級模塊是什麼。

3. 除了freechips.rocketchip.system.DefaultSmallConfig.v輸出文件，我需要什麼才能運行完整的DC合成？

4. 假設我使用輸出Verilog文件並沒有其他文件進行DC合成，我得到了很多未解析的引用和寄存器，這些引用和寄存器由於是常量而被刪除。我在這裏錯過了什麼？

Answer 1

1）它很難一般刪除調試端口，我不知道如何幹淨地做到這一點。另外值得注意的是，如果你不包含外設引導，你將需要保持調試端口來幫助你加載測試程序。

2）是ExampleRocketSystem是頂層模塊

3）你需要在你的設計中使用，以及回憶的實現。默認情況下，你應該在generated-src中有一個*.behav_srams.v文件，它有一個簡單的ram verilog行爲模型，你可以將它包括在內，這應該變成一堆DC中的觸發器。如果你有權訪問SRAM，你可能會用這些觸發器代替。

4）你不應該得到未解決的引用，但由於是不變的，可以合理地去除寄存器。