如何爲系統verilog生成ctags？

我想爲系統verilog生成tags文件。如何爲系統verilog生成ctags？

我發現這真的很有幫助link，我能夠生成UVM標籤文件。

但我的問題是關於SV。由於沒有單獨的sv文件，語言被編譯到編譯器本身，我如何去創建標記文件？

在此先感謝。

也許我正在尋找的不是完全標籤，可以說我在我的代碼中有一個隊列，我想要一些可以將其識別爲隊列並向我提供其訪問方法的東西。 – justrajdeep

你提供的鏈接有什麼問題？這裏有一些人

2016-11-23 18:53:32

它有助於生成uvm標記，因爲uvm庫以* .svh/*。sv文件的形式存在，並且ctags可以解析它。我在問如何爲本地sv創建標籤，因爲我沒有* .sv/*。svh文件，它們被編譯到編譯器中。 – justrajdeep

我不明白你的意思是「編譯到編譯器本身」 –

戴夫，我的意思是，sv語言是編譯器的一部分。對於系統verilog沒有單獨的* .sv/*。svh，就像我們用於UVM的。我正在尋找的是一種爲sv lmm本身生成標籤的方法。 – justrajdeep

以改善支持SystemVerilog的，你可以嘗試Universal Ctags，其中的Verilog解析器改善也支持SystemVerilog的。

我還建議你使用這個Verilog/SystemVerilog Vim Plugin也包括一些基本的全方位完成。

聲明：大部分是我的工作。你的里程可能會有所不同，但隨時可以報告問題並要求改進。

2016-11-24 15:19:00 Vitor

回答