Verilog $完成並不會停止模擬

Question

我在Verilog + TCL中偶然發現了一個不太嚴重的問題。我寫了一個TCL腳本，它的確是run -all。在我的模塊測試平臺中，最後有一個對$finish的調用，但是在模擬時，它不會停止並繼續。

$finish位於initial塊內。除此之外，還有一個always塊，它對用於生成時鐘的任何內容都不敏感。

我不知道爲什麼它不會停止，但我懷疑always塊可能與它有關。

任何想法？

Answer 1

解決了它。據我所知，這是由於我編入vlog的編譯選項，這是-refresh。我刪除它，一切工作正常。

謝謝。