如何在Verilog中使用參數定義模塊？

Question

我想定義一個add模塊，它有一個參數，但是我的新實例聲明不好。

我想定義該模塊的一個實例：

module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); 

    assign o = a + b; 

endmodule 

我想這條線，但我得到一個錯誤：

add len_plus_1 #(8)(.a(len),.b(8'h1),.o(lenPlus1)); 

Answer 1

實例名稱必須出現在參數說明符後：

add #(8) len_plus_1 (.a(len),.b(8'h1),.o(lenPlus1)); 

此語法在IEEE標準（例如1800-2009）中指定。