FPGA：沒有用戶定義的時鐘警告

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我正在Vivado中使用Artix 7（xc7a15tftg256）。在這個項目中顯示一條警告信息。FPGA：沒有用戶定義的時鐘警告

[Power 33-232]在設計中找不到用戶定義的時鐘！

我使用MRCC銷系統時鐘input.system時鐘的使用是

if(rising_edge(clock)) then 
    count := count+1; 
end if;

請提供該問題的解決方案。提前致謝。

2015-05-15 kathir

請提供您所做測試的更多細節。你也可以檢查[我如何問一個好問題？]（http://stackoverflow.com/help/how-to-ask）。根據你目前的問題的措辭，幾乎沒有證據表明你已經完成了測試。 – localhost

我需要詳細的重新編程，哪個引腳是Artix7（xc7a15tftg256）的系統時鐘引腳？請幫助我... – kathir

您的主板名稱是什麼？請向我們展示您的ucf或xdc文件。 – Paebbels

此警告意味着您的設計中沒有定義的時鐘信號。在某些情況下，Vivado會爲您自動約束時鐘，但如果您直接使用輸入引腳作爲時鐘，則不會。僅使用時鐘引腳是不夠的，因爲您也可以使用IO引腳的時鐘引腳。

你需要做的是提供時鐘約束。一個例子是：

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

凡週期以ns輸入時鐘的週期，波形後的第一個數字是上升沿的時間，第二個是下降沿的時間。上面的例子是250MHz，50％佔空比，0度相移時鐘。如果您的佔空比爲50％，且沒有相移，則波形參數不是必需的。

2015-05-15 12:52:43 Ian

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