SystemC和Verilog之間的公共頭文件

Question

我有一個使用Verilog和C（SystemC來精確）的應用程序。我想知道是否有一種方法可以在整個應用程序中使用通用頭文件？

這樣的：

#define FOO 4

不必須是重複另一個Verilog檔案

`define FOO 4

Answer 1

一些模擬器可以讓你的編譯過程中定義的命令行宏和傳遞定義到SystemC和Verilog。檢查你的模擬器手冊，它應該看起來像-defineall FOO=4的+define+FOO=4如果它被支持。

另一種方法是創建一個腳本來爲您生成轉換後的標題。這樣你只能維護一個文件。如果您還想在SystemVerilog和SystemC之間共享struct，typedef和enum，則此方法更好。

Answer 2

我認爲他們是不同的語言。很難將通用文件直接使用。但是你可以有一個通用的源代碼並使用腳本爲你生成頭文件。