帶有內部分配延遲的阻塞語句和非阻塞語句之間的區別

Question

以下2段verilog代碼段之間的區別是什麼？

1）

always@(in) 
    out = #5 in; 

AND

2）

always@(in) 
    out <= #5 in; 

考慮沒有其它行存在於始終塊，纔會有在輸出什麼區別？ 問題是在參照滑塊16（參見O5和O6輸出） http://www.sutherland-hdl.com/papers/1996-CUG-presentation_nonblocking_assigns.pdf

Answer 1

它們產生不同的輸出，當#5延遲之前in切換到了。無論in切換多快，無阻塞分配總是會將in延遲#5。

EDA遊樂場上的例子。注意模擬輸出的差異。

• Blocking assignment
• Non-Blocking assignment

Answer 2

​​3210塊5個時間單位的下一個操作。它會阻止監控下一個@(in)，直到5個時間單位過去。如果您在分配前後添加$display聲明，則會看到5個時間單位已過。

always @(in) begin 
    $display("enter @ %0t",$realtime); 
    out = #5 in; 
    $display("exit @ %0t",$realtime); 
end 
/******************* 
* Example output: 
* enter @ time 10 
* exit @ time 15 
*******************/ 

out <= #5 in;時間表的分配發生在未來的5個時間單位，並允許下一個操作開始，而無需等待任務完成。

always @(in) begin 
    $display("enter @ %0t",$realtime); 
    out <= #5 in; 
    $display("exit @ %0t",$realtime); 
end 
/******************* 
* Example output: 
* enter @ time 10 
* exit @ time 10 
*******************/ 

工作示例在EDA遊樂場：http://www.edaplayground.com/s/6/114