如何在verilog中連接兩個網絡（如何連接FPGA中的兩個物理引腳）？

module top 
(
    pin1, 
    pin2 
); 

input pin1; 
output pin2; 

assign pin2 = pin1;

pin1和pin2被分配到約束文件（ucf或xdc）中的物理引腳。

這是正確的做法嗎？基本上，在我的硬件中，我有pin1到FPGA，pin2從FPGA出來。我想通過pin1來驅動pin2。

感謝，

2013-07-02 Arash

當您輸出信號時，pin2必須是輸出。在這種情況下，術語「通過引腳1驅動引腳2」是錯誤的，因爲驅動器意味着實際產生電負載，但是通常fpga的輸出塊本身具有驅動器。你只是想通過輸入信號，而不是電力負載。 – flolo

謝謝，編輯它。 – Arash

這會工作，但它取決於你最終想要做的/他們是什麼樣的信號/什麼對你很重要。例如，如果這些時鐘信號可能不是正確的方法（假設您使用xilinx或altera的等效器件，則應使用ODDR2觸發器）。你也應該認識到你並不是在製造電子開關 - 這是一個邏輯開關。

2013-07-02 19:29:36 Doov

謝謝。我想要做的就是連接pin1和pin2，就好像FPGA不在那裏一樣。 – Arash

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