系統verilog斷言觸發器== 1在信號斷言之前4個週期

Question

如何編寫SVA來檢查如果sig變爲高電平觸發器高電平4個週期之前trigger [*4] |-> signal 不夠好，因爲它不檢查信號沒有去高3個週期。我應該用$past怎麼樣？

Answer 1

這將檢查對sig上升沿，trigger是高4個CLK週期前：

assert_name: assert property (
    @(posedge clk) (
    ($rose(sig) -> $past(trigger,4)) 
    ) 
); 

Answer 2

沒有什麼能阻止你寫一小塊可綜合RTL的，其對多少個週期trigger一直居高不下。

always @(posedge clk) begin 
    if (trigger) begin 
     triggerCount := triggerCount + 1; 
    end else begin 
     triggerCount := 0; 
    end 
end 

assert_name: assert property (
    @(posedge clk) (
    ($rose(sig) -> triggerCount == 4) 
    ) 
);