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我正在尋找一個簡單的howto轉換Verilog中的簡單Chisel3模塊。有沒有一個簡單的例子來說明如何從Chisel3模塊生成verilog?
我把鑿子的官方網頁上給出的GCD源代碼。
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt.width(32))
val b = Input(UInt.width(32))
val e = Input(Bool())
val z = Output(UInt.width(32))
val v = Output(Bool())
})
val x = Reg(UInt.width(32))
val y = Reg(UInt.width(32))
when (x > y) { x := x -% y }
.otherwise { y := y -% x }
when (io.e) { x := io.a; y := io.b }
io.z := x
io.v := y === 0.U
}
我找不到如何編寫一個build.sbt和類實例化在Verilog中進行轉換。
感謝jkoenig。是的,我看過模板回購,但我想要一個快速示例來了解Verilog是如何生成的。 – FabienM
我試着用相同的代碼來生成一個verilog代碼,但是我得到了'java.lang.ClassNotFoundException' – Mahdi
你能提供更多的錯誤信息嗎?它說什麼級別的無法找到? – jkoenig