的Verilog：偶校驗用於輸入A

Question

下面的代碼獲得用於輸入A.偶校驗（即奇偶校驗= 1，如果A包含0 1的或偶數數量的1）

reg [7:0] A; 
wire parity; 
assign parity = ~^A; 

我將如何使用一個for循環在程序塊中獲得相同的功能

Answer 1

這樣的事情應該工作。基本上你想要做的就是從矢量的一端開始，一直到另一端。翻翻奇偶校驗位，只要你發現'1'。如果你沒有發現任何，奇偶校驗是1.如果你發現一個偶數，奇偶校驗也是1。

integer i; 
reg parity; 

always (*) begin 
    // Default values 
    parity = 1'b1; 

    for (i = 0; i < 8; i++) 
     if (A[i]) 
      parity = ~parity; 
end