Verilog-A＆Verilog;他們是一樣的嗎？

Question

• Verilog-A與Verilog相同嗎？
• 是否有Verilog-A的測試編譯器？

因爲當我在ModelSim上貼上一些Verilog-A的源代碼時，總會有一些無法刪除的錯誤。 ModelSim可以運行Verilog-A嗎？

Answer 1

1. Verilog-A HDL源自IEEE 1364 Verilog HDL規範，但它們並不相同。
2. 我認爲this問題可以幫助您找到您要找的內容。

Answer 2

Verilog-A和Verilog有很大的不同。

Verilog首先被標準化，通常用於描述數字電路和測試平臺的行爲。 Verilog是事件驅動的。模擬行爲可以在測試平臺中模擬，但模擬行爲的建模可能很困難。

Verilog-a後來被標準化，並且基於verilog的語法。它用於模擬電路的建模。這兩種語言不兼容，都具有其他不支持的構造。 Verilog-a可以模擬連續時間行爲，如辛辣/幽靈模擬器。 它不能很好地模擬數字行爲。 Modelsim或其他'Verilog模擬器'不支持Verilog-a - 它主要由spice模擬器支持。 Verilog-AMS是一個Verilog-a的演變，它允許模擬和數字結構共存於同一個文件/塊中。但是，它只支持現代verilog的一個子集。它不被標準的Verilog仿真器支持 - 再次支持更多的是模擬/香料/幽靈模擬器。

Answer 3

Verilog是數字硬件描述的已棄用標準。形式上最後的版本是IEEE 1364-2005。它已被SystemVerilog（IEEE 1800-2012）所取代。儘管已棄用，但許多工具仍支持它。

Verilog-A是一個模擬擴展。與其數字對應物不同，該語言僅用於驗證（模擬），因此無法合成。它由「Open Verilog International」行業協會標準化。後來該標準被作爲Verilog-AMS的一個子集（Verilog的模擬和混合信號擴展）被加入。

如果你想模擬Verilog-A，你需要一個合適的模擬器。這可能是一個混合信號模擬器（例如VCS AMS，Questa ADMS或Allegro AMS）。大多數商用SPICE仿真器支持Verilog-A。