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我是verilog和HDL的新手。
我想實現一個N分頻器，
它計數時鐘滴答（pos和neg），並從輸入clk的第一個上升沿開始計數機制。
另外，clk分頻器必須支持同步rst_n。使用fsm避免使用frequecny分頻器的鎖存器 - Verilog
我採用Altera的Quartus和下面的代碼
module clk_divider_fsm
(
\t in_clk,
\t rst_n,
\t out_clk
);
input in_clk, rst_n;
output out_clk;
parameter prescaler = 10;
parameter BIT_DEPTH = `CLOG2(prescaler);
parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10;
parameter CNT_RESET = {BIT_DEPTH{1'b0}};
//parameter CNT_FIRST = {BIT_DEPTH-1{1'b0}, 1'b1};
reg [1:0] ps, ns;
reg out_change;
reg out;
reg [BIT_DEPTH:0] cnt;
initial
begin
\t ps = S0;
\t ns = S0;
\t cnt = CNT_RESET;
\t out_change = 1'b0;
\t out = 1'b0;
end
always @ (in_clk)
begin
\t if(!rst_n)
\t \t ps = S0;
\t else
\t \t ps = ns;
// \t begin
// \t \t if(ns != ps)
// \t \t \t ps = ns;
// \t end
end
always @ (in_clk)
begin
\t case(ps)
\t \t S0: begin
\t \t \t if(in_clk === 1'b1)
\t \t \t begin
\t \t \t \t out_change <= 1'b1;
\t \t \t \t ns <= S1;
\t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change <= 1'b0;
\t \t \t \t cnt <= CNT_RESET;
\t \t \t \t ns <= S0;
\t \t \t end
\t \t end
\t \t S1: begin
\t \t \t if(in_clk === 1'b0)
\t \t \t begin
\t \t \t \t if(cnt == prescaler)
\t \t \t \t begin
\t \t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t \t \t out_change <= 1'b1;
\t \t \t \t \t ns <= S2;
\t \t \t \t end
\t \t \t \t else
\t \t \t \t begin
\t \t \t \t \t cnt <= cnt + 1'b1;
\t \t \t \t \t out_change <= 1'b0;
\t \t \t \t \t ns <= S2;
\t \t \t \t end
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change = 1'b0;
\t \t \t \t ns = S1;
\t \t \t \t cnt <= cnt;
\t \t \t end
\t \t end
\t \t
\t \t S2: begin
\t \t \t if(in_clk == 1'b1)
\t \t \t begin
\t \t \t \t if(cnt == prescaler)
\t \t \t \t begin
\t \t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t \t \t out_change <= 1'b1;
\t \t \t \t \t ns <= S1;
\t \t \t \t end
\t \t \t \t else
\t \t \t \t begin
\t \t \t \t \t cnt <= cnt + 1'b1;
\t \t \t \t \t out_change <= 1'b0;
\t \t \t \t \t ns <= S1;
\t \t \t \t end
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change = 1'b0;
\t \t \t \t ns = S2;
\t \t \t \t cnt <= cnt;
\t \t \t end
\t \t end
\t \t default: begin
\t \t \t out_change <= 1'b0;
\t \t \t cnt <= CNT_RESET;
\t \t \t ns <= S0;
\t \t end
\t endcase
\t
\t if(!rst_n)
\t begin
\t \t ns <= S0;
\t \t cnt <= CNT_RESET;
\t end
end
always @ (posedge out_change or negedge rst_n)
begin
\t if(!rst_n)
\t \t out <= 1'b0;
\t else
\t \t out <= ~out;
end
assign out_clk = (prescaler == 1) ? (in_clk & rst_n) : out;
endmodule合成後我得到用於CNT寄存器鎖存器警告。
我在做什麼錯？
你能指導我一些很好的練習技巧，以避免將來出現這種情況，或者採用更優雅的方式來實現這些RTL？
感謝
感謝您的回答。我正在嘗試實現一個簡單的時鐘分頻器用於學習目的。爲什麼有閂鎖使用上面的設計？ – vintox
有鎖存器，因爲你不完全同步。 – FabienM
鎖存器用於cnt寄存器，不用於out和out_change寄存器。爲什麼out_change機制正在影響狀態機計數器？ – vintox