我有一個問題,關於我在工作的AGC/SPI控制器的奇怪行爲。它在Verilog中完成,針對Xilinx Spartan 3e FPGA。控制器是依靠外部輸入啓動的FSM。 FSM的狀態存儲在state_reg中,未被明確初始化,因爲我認爲未初始化的寄存器將默認爲零。當我實施控制器時,FSM不會運行。監測SPI總線我沒有觀察到任何活動。爲了監控FSM,我將state_reg路由到一個輸出總線,該輸出總線連接到一個LED組。那是什麼行分配data_out = state_reg正在做。我發現,當我這樣做的時候,FSM的一個AGC/SPI控制器在SPI總線上正常工作。看起來發生了什麼是state_reg初始化時處於未確定狀態,因此FSM從不處於任何狀態,因此不會運行。但是,通過將state_reg分配給輸出,它將其初始化爲,正如我預料的那樣從一開始。所以我的問題是,未初始化的寄存器應該假設值爲0嗎?通過將一個未初始化的寄存器分配給輸出,是否強制它假設爲零?或者是我不明白的其他事情呢?以下是我的代碼。我已經評論了* state_reg **分配給輸出線[7:0] data_out的相關部分。我知道這是一個長期的問題,但我的「M真的想了解我應該期待什麼類型的行爲由於Verilog,FPGA,使用單位寄存器
module agc_control
(
input wire [7:0] agc_data,
input wire clk,
input wire agc_start,
input wire AMP_DO,
output reg MOSI,
output reg SCK,
output reg CS_AMP,
output wire inhibit_ADC,
output wire [7:0] data_out
);
//signals
reg [4:0] state_reg,
reg [2:
0] ampclkreg;
reg ampclk;
reg [7:0] agc_data_reg;
reg agc_running;
reg [7:0] data_out_reg;
wire agc_done;
//ampclk generation
always @(posedge clk)
begin
ampclkreg = ampclkreg + 1;
if (ampclkreg == 3)
begin
ampclkreg = 0;
ampclk = ~ampclk;
end
end
always @(posedge clk)
begin
if(agc_start == 1)
begin
agc_running = 1'b1;
agc_data_reg = agc_data;
end
if(agc_done == 1)
begin
agc_running = 1'b0;
end
end
//FSM
always @(posedge ampclk)
begin
if (agc_running == 0)
begin
SCK = 0;
state_reg = 0;
CS_AMP = 1;
end
if (agc_running == 1)
begin
case (state_reg)
0: begin
CS_AMP = 1;
SCK = 0;
state_reg = 1;
end
1: begin
CS_AMP = 0;
MOSI = agc_data_reg[7];
state_reg = 2;
end
2: begin
SCK = 1;
state_reg = 3;
end
3: begin
SCK = 0;
MOSI = agc_data_reg[6];
state_reg = 4;
end
4: begin
SCK = 1;
state_reg = 5;
end
5: begin
SCK = 0;
MOSI = agc_data_reg[5];
state_reg = 6;
end
6: begin
SCK = 1;
state_reg = 7;
end
7: begin
SCK = 0;
MOSI = agc_data_reg[4];
state_reg = 8;
end
8: begin
SCK = 1;
state_reg = 9;
end
9: begin
SCK = 0;
MOSI = agc_data_reg[3];
state_reg = 10;
end
10:begin
SCK = 1;
state_reg = 11;
end
11:begin
SCK = 0;
MOSI = agc_data_reg[2];
state_reg = 12;
end
12:begin
SCK = 1;
state_reg = 13;
end
13:begin
SCK = 0;
MOSI = agc_data_reg[1];
state_reg = 14;
end
14:begin
SCK = 1;
state_reg = 15;
end
15:begin
SCK = 0;
MOSI = agc_data_reg[0];
state_reg = 16;
end
16:begin
SCK = 1;
state_reg = 17;
end
17:begin
CS_AMP = 1;
state_reg = 18;
end
18:begin
SCK = 0;
state_reg = 19;
end
19:begin
state_reg = 19;
end
default: state_reg = 19;
endcase
end
end
//retrieve previous vlaues
always @(posedge clk)
begin
case(state_reg)
2: begin
if (ampclkreg == 2)
data_out_reg[7] = AMP_DO;
end
4: begin
if (ampclkreg == 2)
data_out_reg[6] = AMP_DO;
end
6: begin
if (ampclkreg == 2)
data_out_reg[5] = AMP_DO;
end
8: begin
if (ampclkreg == 2)
data_out_reg[4] = AMP_DO;
end
10:begin
if (ampclkreg == 2)
data_out_reg[3] = AMP_DO;
end
12:begin
if (ampclkreg == 2)
data_out_reg[2] = AMP_DO;
end
14:begin
if (ampclkreg == 2)
data_out_reg[1] = AMP_DO;
end
16:begin
if (ampclkreg == 2)
data_out_reg[0] = AMP_DO;
end
endcase
end
//output wire [7:0] data_out--to top module to drive 7 LEDs and display state_reg
assign data_out = state_reg;
assign agc_done = (state_reg == 19);
assign inhibit_ADC = (agc_running == 1);
endmodule
對於FPGA設計,始終始終始終初始化您的寄存器。 – 2012-04-06 18:39:38
初始化寄存器時是否會得到相同的奇怪結果?我仍然好奇什麼可能會導致這種奇怪的行爲 - 通常如果你沒有指定,工具將默認爲0我認爲。 – Josh 2012-04-06 19:42:38