Verilog在Always塊中遞歸

Question

我有一個verilog代碼，我希望使用遞歸。然而，每當我在always塊中嘗試這個時，它會給出一個錯誤，說不是一個任務。

有沒有什麼辦法可以在always塊中實現模塊？無論如何，我可以在always塊中使用遞歸嗎？

Answer 1

您可以使用生成塊編寫遞歸模塊。欲瞭解更多信息，請參閱：
Recursive and Iterative designs in Verilog
Recursive Modules

如果你想了解的生成塊：
Verilog HDL Quick Reference Guide (part 9.0)

也許你也應該看看這些問題和答案：
Could we have generate inside an always block?
Verilog generate/genvar in an always block