在verilog中實例化一個模塊時傳遞'generate'語句

Question

我有一段verilog代碼，我試圖綜合。這裏有一條線，

MUX2B_XB gas34 (notPropSig, OECin, generate, notCoutSig); 

實例化一個模塊。其中，模塊實現了一個簡單的布爾邏輯。但是，合成器被給了一個錯誤：

Syntax error near "generate".

我無法理解使用「生成」聲明在這種情況下你在這兒實例，以及如何去解決錯誤，而不會影響預期功能。

Answer 1

您似乎試圖使用generate作爲變量名並將該變量連接到模塊的第3個端口。但是，generate是Verilog關鍵字，不能用作變量名稱（另一個示例將嘗試使用always作爲變量，如logic [1:0] always;，不能將這些關鍵字用作變量名稱）。你只需要改變變量的名字：

logic gen; // Or whatever the type and width of this line should be 
... 
MUX2B_XB gas34(notPropSig, OECin, gen, notCoutSig); 

如果您使用實際上什麼generate結構的東西，你需要提供更多的背景，所以我們可以提供幫助。