生成特定時鐘減慢模擬

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我必須在頂部（測試臺）中生成多個時鐘。生成特定時鐘減慢模擬

模擬都運行正常，直到我添加以下代碼：

initial begin 
     tb_pcie_clk_q0p = 1'b0; 
     forever begin 
    #5ns; //100MHz (half cycle) 
    tb_pcie_clk_q0p = ~tb_pcie_clk_q0p;   
     end  
    end 
    assign tb_pcie_clk_q0n = ~tb_pcie_clk_q0p;

另外我已經有其他的時鐘一樣：

initial begin 
     tb_fpga_clk = 1'b0; 
     forever begin 
     #4ns; //125 MHz 
     tb_fpga_clk = ~tb_fpga_clk; 
     end 
    end 

assign tb_clk = dut.clk_rst_ctrl_i.clk_250;

來源

2016-12-25 sara8d

請顯示完整的代碼或解釋模擬中發生了什麼問題。 –

@Vineeth VS - 當我添加用於生成pci_clk的代碼時，模擬會變慢。 – sara8d

我不知道你的模擬多少減慢正好從你的評論，但我會想象新的時鐘會在你的設計和測試平臺上運行更多的代碼，這會影響模擬性能。我認爲大多數仿真器都支持生成仿真配置文件，因此您可以分析代碼的哪些部分變慢。

來源

2016-12-26 17:35:43 maru3

生成特定時鐘減慢模擬

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