如何在Chisel3中添加verilog綜合指令？

Question

例如，我需要確保寄存器陣列與塊RAM合成，然後用Verilog：

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 

我如何代碼鑿的相似？

非常感謝。

Answer 1

不幸的是，目前不支持。 Firrtl回購有一項現有的功能要求：https://github.com/freechipsproject/firrtl/issues/687。我們希望在不久的將來爲此提供支持。