狀態轉換如何以Verilog FSM代碼方式工作？

Question

Verilog code that my question is about

在上面鏈接的代碼中，這是一個標準的Verilog FSM，我想清楚地說明狀態轉換是如何工作的。代碼的順序部分爲下一個狀態分配，但是我的困惑是它是如何從該順序部分到從組合代碼部分選擇合適的下一個狀態？

在時鐘邊緣，由於「當前狀態」在時鐘邊緣被重新分配了一個新值，它會自動觸發代碼組合部分中的靈敏度列表，這就是正確選擇下一個狀態的值？

Answer 1

在你的例子中，@(*)相當於@(state or start or restart)。所以對其中一個信號的任何改變都會導致next_state重新評估。