包含的iverilog語法？

Question

我想在我的主文件（cpu.v）中包含一個Verilog文件（alu.v）。這兩個文件都在同一個目錄中。

'include "alu.v" 

module cpu(); 
... 
... 
endmodule 

當我嘗試編譯它時，出現以下錯誤。

cpu.v:1 syntax error 
I give up 

我不明白include語句是怎麼錯的。我確定我的語法是正確的，如圖所示here。

Answer 1

不要這麼肯定！證明你惹事了，它不起作用。以Verilog

的預處理指令開始與背蜱（`）不是一個撇號（「）。

嘗試：

`include "alu.v" 

相反的：

'include "alu.v"