RTL中更高頻率的時鐘生成

Question

我需要開發可合成的自定義verilog代碼，用於從低頻時鐘生成更高頻率的時鐘，即從需要生成100 MHZ時鐘的50 MHz時鐘生成更高頻率的時鐘。請幫助如何做同樣的事情。

Answer 1

純粹的Verilog解決方案並不穩定，因此必須使用專用的FPGA資源。

請參閱this previous answer;它也適用於Verilog，即使通過標記的VHDL。