BCD到超3 Verilog代碼（案例）

Question

我得到我的代碼工作。在運行案例陳述之前，我沒有將輸出設置爲3'000。它編譯並給我想要的輸出，我認爲還在驗證。我仍然無法使用rtl編譯器來完成對電路的深思熟慮。我確定每個編譯器都有點不同，所以我不確定是否有人可以幫忙。我不確定它爲什麼討厭一切。將在完成後重新發布，或者如果有人對幫助感興趣

Answer 1

我看到的第一件事是您需要使用分號而不是逗號來分隔您的語句。

此外，如果要在過程語句（始終阻止）期間設置值X，則它需要是reg類型。聲明爲輸出的信號隱含地爲wire類型，除非您聲明它爲output reg [3:0] X。