Verilog的：「實例

Question

我想明白了一塊如下Verilog代碼中參數：

module_name instance_name (
..... 
.signal1(signal1_local['SIGNAL_WIDTH - 1 : 0]), 
.... 
); 

我無法理解‘的使用SIGNAL_WIDTH，爲什麼這裏使用的單引號（’） ？任何人都可以請告訴它是什麼意思？ 在此先感謝

Answer 1

這是蜱定義：

在代碼中的一些地方會有一些事情類似：

'define SIGNAL_WIDTH 10 

他們往往是全球性的，所以它可以在任何地方。