組合電路的工作頻率是否比時序電路少？

我設計了一種算法-Sha3算法2種方式 - 組合式和順序。時鐘合成時序設計給出設計摘要如下組合電路的工作頻率是否比時序電路少？

最小時鐘週期1.275 ns和最大頻率784.129 MHz。

雖然組合一個被設計成沒有時鐘，並已放輸入和輸出寄存器之間是給合成報告

最小時鐘週期1701.691 NS和最大頻率0.588兆赫。

所以我想問的是，組合的頻率會比順序的頻率低嗎？

就理論而言，組合設計應該比順序更快。但是我獲得順序的模擬結果是在30個時鐘週期之後，因爲沒有時鐘，組合的輸出沒有延遲。通過這種方式，組合的速度更快，但是爲什麼組合的操作頻率比順序的要少。爲什麼這個設計很慢可以讓任何人解釋一下？該設計已在Xilinx ISE

中進行了仿真現在我已經通過在執行計算的5個主塊之間插入寄存器來將管道線應用於組合邏輯。而這些寄存器由時鐘控制，所以現在這個流水線設計是給設計內容摘要

時鐘週期1.575 NS和頻率634.924兆赫

分鐘內1.718 NS和頻率581.937。

所以現在這個1.575 ns是兩個寄存器之間的延遲，它不是整個算法的傳播延遲，所以我如何計算整個流水線算法的傳播延遲。

來源

2016-05-02 june

這個問題似乎與編程沒有任何關係。它應該在電子電路設計網站上。 – drekka

這個問題沒有意義，因爲只有一個時序電路有一個頻率，因爲組合電路只有最大延遲。 –

你的意思是順序說流水線嗎？您應該在您的組合電路周圍放置輸入和輸出寄存器以獲得正確的結果。否則，靜態時序分析（STA）包括I/O引腳延遲。 – Paebbels

您所看到的是流水線及其性能優勢。組合電路將導致每個輸入經歷整個算法的傳播延遲，在您正在使用的FPGA上最多需要1701.691ns，因爲組合電路中最慢的關鍵路徑需要計算結果直到那麼久。你的模擬器不會告訴你所有的事情，因爲行爲模擬不會顯示門傳播延遲。您只需在仿真中看到組合函數的即時計算。

在順序設計中，您有多個較小的步驟，其中最慢的步驟最差的情況下需要1.275ns。這些步驟中的每一步都可能更容易放置和佈線，這意味着由於每個步驟的路由改進，您的整體性能會更好。但是，對於結果，您需要等待30個週期，因爲這些步驟是同步管道的一部分。通過正確的設計，您可以改進這一點，並在每個時鐘週期獲得一個輸出，並具有30個週期的延遲，具有完整的流水線並在每個時鐘週期傳遞數據。

來源

2016-05-05 00:05:05 hexafraction

現在我已經通過在執行計算的5個主塊之間插入寄存器來將管道線應用於組合邏輯。並且這些寄存器由時鐘控制，所以現在這個流水線設計給出設計概要，時鐘週期爲1.575ns，頻率爲634.924MHz，最小週期爲1.718ns，頻率爲581.937。所以現在1.575 ns是2個寄存器之間的延遲，它不是整個算法的傳播延遲，所以我如何計算整個流水線算法的傳播延遲。 – june

@june簡單。延遲是寄存器到寄存器的延遲（1.575ns）乘以流水線步數。 – hexafraction

組合電路的工作頻率是否比時序電路少？

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