flip-flop

    0熱度

    1回答

    類我知道這是一般的,但正是因爲這樣,我問... 如果我用VHDL代碼和我使用一個這樣開始的過程: Process(clk,x,y,x) begin ... end process 有沒有什麼辦法可以保存x,y,z值?我明白這一點,如果我不保存他們,我不會說如果他們中的一個改變了,這意味着我必須拯救他們。 即時與大學的朋友寫作業,我們有不同的意見。非常感謝幫手!

    0熱度

    2回答

    我遇到了邏輯設計,我有一些問題。第一個問題是在這種設計中是否有兩個單獨的SR觸發器?第二個問題是,是否通常使用時鐘來傳播通過設計的輸入,或者如果這可以稱爲組合?因爲我很難理解將輸入傳播到輸出需要多少個時鐘週期。如果我理解正確,它將首先需要一個時鐘週期來傳播設計的第一部分(第一個觸發器?),然後第二個時鐘週期會將新輸入傳播到設計的第二部分(第二部分拖鞋?)。 我想實現這個設計VHDL,但不能完全肯定

    0熱度

    1回答

    我想在VHDL中實現一個3位計數器,該計數器的電路原理圖如圖所示。 http://i.stack.imgur.com/OoD7F.jpg 當我執行我得到了下面的錯誤消息的代碼: --Actual與正規模式OUT信號「Q」相關聯的可能不是一個類型轉換或函數調用 - 操作不能與模式OUT的正式關聯。 我得到了這三個錯誤信息,用於關聯D觸發器和信號的輸出。在FF1 Q =>不Q0 在FF2 Q =>不Q

    0熱度

    1回答

    我設計了一種算法-Sha3算法2種方式 - 組合式 和順序。 時鐘合成時序設計給出設計摘要如下 最小時鐘週期1.275 ns和最大頻率784.129 MHz。 雖然組合一個被設計成沒有時鐘,並已放輸入和輸出寄存器之間是給合成報告 最小時鐘週期1701.691 NS和最大頻率0.588兆赫。 所以我想問的是,組合的頻率會比順序的頻率低嗎? 就理論而言,組合設計應該比順序更快。但是我獲得順序的模擬結果

    0熱度

    3回答

    我有9個觸發器和一個復位輸入。當重置爲0時,我需要將8個觸發器的輸出設置爲0。並輸出一個觸發器到1。這款觸發器獨一無二,從未改變過。怎麼做? 觸發器的代碼: library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity d_ff is port ( clk : in std_logic; rst : in std

    0熱度

    1回答

    我正在寫一個進程,必須尋找每一個傳入位,跟蹤接收或不接收的總數是1,並且,當時間到了必須比較該值爲參考值。該過程如下: parity_tester : process(clk, sub_rst, barrel_data_in, barrel_enable, parity_test, parity_ref) variable last_known_enable : boolean :=

    1熱度

    1回答

    我想知道鑿子中Reg和Mem的用法差異,以及我如何決定在常見情況下選擇哪種方法。我認爲當存儲大量數據時,Mem是最好的想法,因爲它會將數據存儲到SRAM而不是使用FPGa片內的觸發器,對嗎? 如果我想實現一個大的寄存器文件(10x通常大小),是否最好使用Mem然後是Reg的位置?

    1熱度

    1回答

    我是Python新手。我使用Spyder(熊貓和numpy)運行數據分析算法。這需要在數據中的兩個變量上實現一個RS觸發器。 像這樣在C: ((R_b) != FALSE) ? (*(State_pb) = FALSE) : (((S_b) != FALSE) ? (*(State_pb) = TRUE) : *(State_pb)); 這裏R_B是R輸入到觸發器和S-b是S輸入。請注意,使用

    0熱度

    1回答

    我正在嘗試使用生成函數使多個觸發器被用作寄存器。我有一個信號位矢量,我希望每一位都是D輸入到它的等效觸發器,但編譯後我得到警告,輸出Q沒有驅動程序。 在這裏,我限定觸發器 entity flipflop is port( D,CLK,RST: in BIT; Q: out BIT ); end entity; architecture beh

    0熱度

    3回答

    我想用VHDL實現SR觸發器。我編寫了觸發器的代碼以及測試平臺。但測試平臺不能正確編譯,並給出我無法弄清楚的錯誤。我正在使用ghdl進行編譯。請幫忙。 這是觸發器的代碼。 library ieee; use ieee.std_logic_1164.all; entity sr_flipflop is port ( s,r,clock: in std_logic;