Verilog時間延遲計算

Question

我正在爲我的項目編寫一個非常簡單的代碼，只需要計算時間。我有兩個開關，A & B.我想要做的就是開始按A的時間，然後在按下B時停止。也許我可以將這個時間存儲到一個變量中，然後將Var輸出到一個7段！ （我只需要計時部，7賽格OK）

我用Verilog沒有背景，並不能獲得大量的在線幫助，有人可以給我一個提示。

注：顯然，它必須以Verilog，並且必須在* .V格式

感謝，

Answer 1

我會建議你找到一個很好的指導Verilog和有一個開始看看這個，你還需要找到一個模擬器來測試你的代碼。

現在假設你只是測量按鈕按下之間的時鐘週期，你需要在a上啓動一個計數器並在b上停止它。可能使用和b來控制FSM，FSM反過來控制計數器。

事情要小心的是a和b是外在的，他們需要異步通過亞穩態觸發器付諸表決。根據機械開關的不同，您可能還需要添加更多的譴責。

我要添加一些代碼，但因爲你不知道的Verilog應該分解成更小的步驟比給你完整的解決方案，我覺得會搶你的學習經驗。

如果你只是想看看一些代碼爲Verilog的秒錶simplefpga.blogspot.co.uk似乎是合理的。

當你正在學習的Verilog硬件描述langage，首先考慮的問題，你想達到的目標。計數器，一個狀態機。然後繼續實施基本版本，然後根據需要添加功能。

可能是溢出的自由運行計數器。一個自由運行的計數器，以最大值停止。按下按鈕時啓動的計數器，按下按鈕時啓動的計數器，以及按下另一個按鈕時停止的計數器。

然後你就可以更適合提問到Q &網站的格式。例如，我試圖將一個計數器作爲verilog秒錶的一部分，我不確定如何暗示功能x。

儘量不要被語言嚇倒，如果可能的話盡情享受學習新技能的過程。